SI5383B-D00100-GM 時(shí)鐘芯片

SI5383B-D00100-GM 時(shí)鐘芯片支持 1 PPS 至 750 MHz 輸入的網(wǎng)絡(luò)同步時(shí)鐘，Si5383/84 擁有業(yè)界更小尺寸和更低功耗的網(wǎng)絡(luò)同步時(shí)鐘，具備好頻率合成靈活性和低抖動(dòng)。 Si5383/84 非常適合無(wú)線回程、IP 無(wú)線電、小型宏單元通信系統(tǒng)以及需要傳統(tǒng)網(wǎng)絡(luò)同步和基于數(shù)據(jù)包的網(wǎng)絡(luò)同步的數(shù)據(jù)中心交換機(jī)。 三種獨(dú)立的 DSPLL 可分別配置為 SyncE PLL、IEEE 1588 DCO 或通用 PLL，適用于處理器/FPGA 時(shí)鐘。Si5383/84 還可用于需要 Stratum 3/3E 合規(guī)的舊式 SETS 系統(tǒng)。此外，DSPLL D 上可鎖定 1 PPS 輸入頻率。DCO 模式提供兆分之一 (ppt) 的高精度定時(shí)調(diào)整。Si5383/84 設(shè)計(jì)有自己的特點(diǎn)，允許設(shè)備通過 廣泛的頻率范圍接收 TCXO/OCXO 參考，參考時(shí)鐘抖動(dòng)不會(huì)降低輸出性能。可通過串行接口對(duì) Si5383/84 進(jìn)行配置，還可使用 ClockBuilder Pro 軟件對(duì) Si5383/84 輕松編程。此外，還提供工廠預(yù) 編程設(shè)備。

主要特點(diǎn)

 ? 單個(gè)單片 IC 中包括一個(gè)或三個(gè)單獨(dú)的 DSPLL，支持靈活的 SyncE/IEEE 1588 和 SETS 體系結(jié)構(gòu)

 ? 輸入頻率范圍： 

    ? 外部晶體：25 - 54 MHz

    ? REF 時(shí)鐘：5 - 250 MHz

    ? Diff 時(shí)鐘：8 kHz - 750 MHz 

    ? LVCMOS 時(shí)鐘：1 PPS，8 kHz - 250 MHz

 ? 輸出頻率范圍：

    ? 差分：1 PPS，100 Hz - 718.5 MHz 

    ? LVCMOS：1 PPS，100 Hz - 250 MHz 

? 不到 150 fs 的低抖動(dòng)

應(yīng)用

 ? 同步以太網(wǎng) (SyncE) ITU-T G.8262 EEC 選項(xiàng) 1 和 2 

? 電信大主時(shí)鐘 (T-GM)，由 ITU-T G.8273.1 定義

 ? 電信邊界時(shí)鐘和從時(shí)鐘（T-BC，T-TSC），由 ITU-T G.8273.2 定義

 ? IEEE 1588 (PTP) 從時(shí)鐘同步

 ? Stratum 3/3E、G.812, G.813、GR-1244、GR-253 網(wǎng)絡(luò)同步

 ? 1 Hz/1 PPS 時(shí)鐘倍頻器